Đào Tạo System Verilog for Verification

Lớp Đào Tạo Ngôn Ngữ System Verilog cho Verification. Tập trung trong việc nghiên cứu ngôn ngữ System Verilog, Thiết kế lõi Môi Trường Mô Phỏng và xây dựng môi trường (randomization + Constraint cho randomization).

Bạn hãy nghĩ đền giải pháp làm thế nào để có thể xây dựng môi trường một cách nhanh nhất và dễ dàng thực hiện các mẩu tests random một cách dễ dàng nhất. Với SystemVerilog, ngôn ngữ lập trình hướng đối tượng (OOP) sẽ giúp bạn cải thiện được điều đó. 

✔ Đối tượng:

• Các Anh/Chị sinh viên đã học Verilog
• Anh/Chị đã học lớp cơ bản Verilog
• Anh/Chị đang làm ở Công ty Chip, muốn học ngôn ngữ này để cải thiện công việc trong Công ty

✔ Thời gian đào tạo lớp cơ bản: (1,5 tháng)

 

 

Nguồn: http://vimachso.com